UCIe 2.0: Progredire l'ecosistema aperto dei chiplet con il packaging e la gestibilità 3D

Il Consorzio Universal Chiplet Interconnect Express (UCIe) Consortium ha annunciato il rilascio della specifica UCIe 2.0 di https://www.uciexpress.org/_files/ugd/0c1418_c9fb71cbbd4644e3b73b123216fa2e52.pdfche fa progredire ulteriormente l'ecosistema aperto dei chiplet.

L'ultima specifica introduce diversi miglioramenti chiave. In primo luogo, aggiunge il supporto per un'architettura di sistema standardizzata per la gestibilità, la testabilità e il debug (DFx) tra più chipset durante il ciclo di vita del system-in-package (SiP). Questo include un'architettura UCIe DFx (UDA) opzionale che integra un tessuto di gestione vendor-agnostic all'interno di ogni chiplet per le funzioni di test, telemetria e debug.

Inoltre, l'UCIe 2.0 offre il supporto per il packaging 3D con bonding ibrido. Il nuovo standard UCIe-3D supporta passi di bump che vanno da 1 micron fino a 25 micron, consentendo una maggiore densità di banda e una migliore efficienza energetica rispetto alle architetture 2D e 2.5D.

"Il Consorzio UCIe supporta una gamma diversificata di chipset per soddisfare le esigenze del settore dei semiconduttori in rapida evoluzione", ha dichiarato Cheolmin Park, Presidente e Vicepresidente aziendale di Samsung Electronics.

La specifica UCIe 2.0 si basa sulle precedenti iterazioni, sviluppando uno stack di soluzioni completo e incoraggiando l'interoperabilità tra le soluzioni di chipset.

La specifica include anche progetti di pacchetti ottimizzati per facilitare l'interoperabilità e i test di conformità, consentendo ai fornitori di convalidare le funzionalità supportate dei loro dispositivi basati su UCIe rispetto a un'implementazione di riferimento nota.

In particolare, la specifica UCIe 2.0 rimane completamente compatibile all'indietro con UCIe 1.1 e 1.0, garantendo una transizione senza problemi per i progetti esistenti basati su chiplet.